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0 引 言
在过去几年里，由于数据输入／输出的要求不断提高，使用户对数据总线带宽提出更高的要求，由此产生了很多基于高速序列构架的传输标准。包括PCI Ex-press，HyperTransport，InfiniBand，RapidIO和Star-Fabric等。
2002年第2季度PCISIG组织发布了PCI Express1．0规范，定位于设计成一种系统互连接口。该组织又于2005年第3季度发布PCI Express规范在工业控制领域的规范PICMG EXP．0 CompactPCI Express Specification R1．0，被称之为CompactPCI Express(在下文中简称为CPCIe)规范。
CPCIe系统可以兼容CPCI模块，具体的实现方法是在系统中加入CPCIe到CPCI的桥接模块，该模块被称为混合桥接模块。
进行混合桥接电路的设计主要实现以下内容：
(1)PCI部分接口的设计实现；
(2)PCIe总线接口设计实现。
1 设计原理
如图1所示，该模块由XSJ4连接提供3．3 V电源，在板上使用DC-DC电压转换模块，将3．3 V电压转换为1．5 V电压，提供给PEX8111使用。PEX8111的上行端口(Upstream)为x1的PCI Express接口，下行接口(Downstream)为32位／33 MHz的PCI总线，该PCI接口可以实现PCI总线的Host功能。
2 实现方法
2．1 主要原器件选择
在该设计中采用成熟技术，选用常用、可靠的控制芯片，结合一些常用的外围电路和专用电路实现全部的功能，即选择PEX8111作为接口芯片，利用功能芯片实现硬件逻辑。
PEX8111是PLX公司推出的专门用于PCI Ex-press和PCI总线之间桥接的芯片，它包含1个x1的PCI Express端口和1路32位PCI接口。它的外围电路少，设计简单。
2．2 PCI Express硬件接口实现
每个PCI Express的端口包括两部分信号，端口控制信号和通信信号。端口控制信号包括热插拔控制信号、时钟使能信号、电源使能信号等。通信信号主要由lane信道组成，每个lane信道包含收发差分信号对各一个，每个PCI Express的端口包含的lane信道数是可以伸缩配置的，也就是说包含lane信道的数目是可变的，在该模块中单个端口包含1个lane信道。在lane信道上传输的是高速差分信号，在每个信号差分对上信号的最高的传输速率可以达到2．5 Gb／s。在两个设备之间互连的lane信道需要加入电容隔离直流信号，考虑到传输信号的频率，电容的封装尺寸一般为0402，小的尺寸可以降低电容的串联等效电感，提高电容在高频信号区域的使用性能。
2．3 时钟设计
发送器以2．5 Gb／s的速率定时输出数据。实现该速率的时钟必须精确在中心频率±300 ppm内，它最大允许每1 666个时钟偏离1个时钟。设备获取时钟输入的方式有两种：采用本板时钟和使用外部输入时钟，该设计使用外部时钟。如果使用扩展频谱定时(Spread Spectrum Clocking，SSC)功能，一般都要求链路上的发送器和接收器必须使用同一参考时钟，SSC是一种用于缓慢调制时钟频率的技术，以便降低时钟中心频率处的EMI辐射噪音。有了SSC，辐射的能量就不会产生2．5 GHz的噪音尖峰信号，因为辐射能量被分散到2．5 GHz周围小的频率范围。
本模块需要为外接的PCI设备提供时钟信号，如图2所示。33 MHz晶体作为时钟源，通过零延时缓冲器CY2305输出5路时钟，并分别作为PEX8111和4个外接PCI设备的时钟源。零延时缓冲器是一种可以将一个时钟信号扇出多个时钟信号，并使这些输出之间有零延时和很低偏斜的器件，所以可以认为4个外接PCI设备工作在同一时钟下。
2．4 PCI接口设计
该PCI接口实现的功能为PCI的HOST功能，包含总线信号和仲裁信号。在进行该模块设计时需要注意连接器J1的信号定义与标准的J1接口有一些差别。因为如果将PCI总线信号完整的引出需要两个连接器J1，J2配合使用，但是因为高速连接器XSJ3处于原本J2的位置上，因此在缺少部分信号针的情况下无法实现完整PCI host功能，采取使用了特殊的CPCIJ1连接器的方法解决这个问题，这种连接器比普通J1连接器多出15个信号引脚，可以使用这些多余的引脚引出REQn，ACKn信号。
作者：史云辉，王学宝，李 宇 来源：现代电子技术
