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EDGE多时隙下的测试
EDGE多时隙下的开关调制谱测试对时隙的配置有要求吗?例如说2上1下,是不是必须 up3,4 down3,mainslot3另一个UP时隙在主时隙之后,不能up2,3 down3,mainslot3另一个UP时隙在主时隙之前。 类似这样的要求有吗?3GPP哪一份文件对此有规定吗?求指教。 看到一份文件说不同的class等级要选择不同的时隙配置,如下图 |
现在的问题是900MHz 下时隙配置为up3,4 down3开关谱就没有问题,如果配置成up2,3 down3就会FAIL。我传个GIF图,一看就很明白了。。
用的仪表是CMU200(用8960就看不出这个问题来,8960上也不可以配置时隙的顺序)
提问者: xhfcs 提问时间: 2015-05-07
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